Реклама:

В результате счетчики анализатора должны обеспечивать временную диаграмму, показанную на рис. 2.43. Адреса ОЗУ начинают перебираться с началом регистрации. В течение N тактов после начала регистрации запуск запрещен. Через (4096 — И) тактов после прихода запуска регистрация прекращается.

Разработка устройств сопряжения для персонального компьютера типа IBM PC. Под общей редакцией Ю. В. Новикова

Рис. 2.43. Временная диаграмма работы счетчиков логического анализатора.

Отметим, что точно так же может быть реализована предпусковая регистрация в цифровом осциллографе, который, кстати, тоже можно выполнить в виде одноплатного УС, сопрягаемого с системной магистралью. По сравнению с логическим анализатором в схему надо будет добавить одно или несколько АЦП и некоторые другие цифро-аналоговые узлы.

Что касается остальных узлов логического анализатора, то они не представляют особого интереса, поэтому сразу обратимся к функциональной схеме всего УС (рис. 2.44). Здесь мы уже не разрисовываем подробно интерфейсную часть, как мы делали при рассмотрении предыдущего УС, так как ничего принципиально нового она не содержит.

Тактовый генератор выполнен на счетчике Сч.1 и мультиплексоре М1. Он может выдавать ряд частот, различающихся в 2 раза (период 100, 200, 400, 800, 1600, 3200, 6400 не) или внешний тактовый сигнал ВТС. То есть здесь реализуются как синхронный, так и асинхронный режимы работы. В качестве запуска используется положительный или отрицательный переход на одной из восьми входных линий, выбираемых мультиплексором М2 (полярность перехода задается управляемым инвертором на элементе "Исключающее ИЛИ"). 7-разрядное управляющее слово записывается в регистр управляющего слова РУС по сигналу ЗУС (STR W0).

Перед началом работы необходимо записать в наш анализатор управляющее слово и упреждение (глубину предпусковой регистрации). 8-разрядный код упреждения N записывается в два 12-разрядных счетчика Сч.2 и Сч.З по сигналу ЗУП (STR W1). При этом на четыре младших входных разряда счетчиков подается сигнал логического нуля (то есть упреждение задается с точностью до четырех тактов и выбирается из ряда: О, 16, 32, 48, 64, 4080 тактов).

Запись упреждения служит стартом регистрации (сбрасываются триггера ТІ, Т2, ТЗ, начинает считать Сч.2, ОЗУ переходит в режим записи, а входной буфер БФ — в режим пропускания). Счетчик Сч.2 работает в режиме вычитания (обратного счета). После того как он отсчитал N тактов, пе-

Разработка устройств сопряжения для персонального компьютера типа IBM PC. Под общей редакцией Ю. В. Новикова

Рис. 2.44. Функциональная схема логического анализатора.

ребрасывается триггер Т1 (заканчивается "мертвое" время). После этого Т2 начинает реагировать на синхропереход СП. После поступления синхроперехода триггер Т2 перебрасывается и разрешает работу Сч.З, работающего в режиме прямого счета. Затем Сч.З отсчитывает (4096 — N) тактов и перебрасывает ТЗ. На этом регистрация закончена.

Сигнал РЕГ с выхода ТЗ служит флагом готовности и используется для выработки прерывания. По окончании регистрации по четырем адресам компьютер считывает записанную в ОЗУ 32-разрядную информацию. При этом сигнал чтения из четвертого адреса Чт.4 (STR R3) перебрасывает на единицу Сч.2, то есть изменяет адрес ОЗУ. Этот процесс чтения повторяется 4096 раз. В результате полный цикл перекачки зарегистрированной информации включает в себя 16384 обращения к логическому анализатору.


⇐ Предыдущая страница| |Следующая страница ⇒